半導体3D集積とチップレットの研究開発動向

横浜国立大学
准教授

半導体量子集積エレクトロニクス研究センター
副センター長

井上 史大 氏

2013年3月関西大学にて博士号取得、2011-2021年までベルギーimecにて3Dパッケージングの研究に従事、2021年より横浜国立大学、准教授。2024年4月より同大学、半導体量子集積エレクトロニクス研究センター副センター長に着任、2025年3月よりLSTC3Dパッケージング部門の副部門長を務める。

先端半導体においてひとつの指標とされてきた、微細化則(ムーアの法則)による高集積化、低消費電力化を達成するための開発投資コスト、設計最適化が問題となっている。これらの現状を打破する設計思想、集積技術が、「チップレット」である。必要な機能を分割し適切な技術ノードで高歩留まりにて製造し、半導体後工程の組み立て技術によって接続・パッケージをすることで高集積化、Time to Marketの短縮、配線最適化による低消費電力化が達成可能な技術である
チップレットの基本的なコンセプトは、ダイ（チップ）の一面にすべての要素を作り込む(＝モノリシック)のではなく、さまざまコンポーネントを必要な技術ノードに沿って作り、それを後に組み立てて基板上の配線でつなげていくものである。モノリシックのみで微細化による低消費電力化を進めるためには、多くの工程を繰り返さなければならず、さらにダイの面積が大きくなればなるほど不良が発生してしまう。一方でチップレットであれば良品選別可能というだけではなく、配線の再設計や最適化も可能であり、エネルギー効率を非常に高くすることが可能となる。さらに小さなチップレットで作成し「つなぐ」ことによって、生産性と歩留まりが向上すると考えられている。
特に将来的なAIアーキテクチャーでは接合界面にCu-Cuハイブリッド接合を用いることでより低消費電力化、寄生容量に起因するレイテンシーの最小化が試みられている。チップレットの構造は微細な界面はハイブリッド接合、大きなダイ同士の接続は引き続きインターポーザーを使った2.5D接続、その外には光インターコネクトといった配線の役割分担をさせる構造が現実的な案として出てきている。
また横浜ではこのチップレットに関するエコシステム型R&Dが同時多発的にスタートしている。講演では上記のチップレットに関する解説、横浜の半導体研究開発のポテンシャル、人材育成の取り組みについて解説する。